1) Webpack_hdl_abel.exe - 8,2 MB
Vlastní nástroj ke vstupu designu. Podporuje jazyky ABEL, VHDL a Verilog. Je velice zajímavá podpora VHDL. ABEL je sice dle osobního názoru jazyk nesympatický, přesto zde naleznete jeho podporu. VHDL je přeci jen na vyšší úrovni. Podle mě Xilinx do tohoto packu vložil ABEL jenom kvůli tomu, aby zákaznici např. Latticu mohli bez problémů přejít k nim a nemuseli přepisovat své zdrojáky v ABELu. Mimochodem ... znáte-li Synario od Latticu, budete po nainstalování hodně překvapeni, protože vzhled a chování navigátoru jsou téměř stejné. Že by další důvod proč utéci od Latticu ke Xilinxu ?!?
2) Webpack_mxe_simulator.exe - 16 MB
Modelsim XE 5.3a - vynikající simulátor od Mentor Graphics. Nainstaluje se, zabere asi 50 MB a chce licenci. Funkční simulace pracují i bez licence, každopádně když jsem projížděl strukturu, kam se nainstaloval, viděl jsem, že obsahuje i knihovny pro časové simulace, takže asi můžete provádět i ty a nejenom funkční.
3) Webpack_chipviewer.exe - 9,1 MB
Nástroj na grafické přidělování padu (pinu) xilinxu k signálům. Je to celkem zajímavé, ale dá se potupovat i tak, že se podíváte na PDF daného obvodu a uděláte si UCF file (obsahuje popis, kam na který pad přijde ten a ten signál; neexistuje-li, fitter si rozhodí signály tak, jak se mu to právě hodí) ručně nebo se dá využít jiné grafické prostředí přímo na editaci tohoto souboru (popis viz dále), který WebPACK také obsahuje. Každopádně se domnívám, že tato část WebPACKu, byť je pěkná, se může klidně vypustit. Dobrý je to pro případ, kdy chcete vidět, kde máte napájení a kde zem nebo jiný rezervovaný pin, kam žádný signál nemůžete přivést a nemusíte se přitom dívat do datasheetu.
Syntaxe UCF fajlu
signálu c přiřaď pin číslo 17 :
NET c LOC = P17 ;
nejnižšímu bitu sběrnice b přiřad pin číslo 17 :
NET b<0> LOC = P18 ;
A pokračuje se dále. Na každý řádek jeden pin a na konci středník.
4) Webpack_cpld_fitter.exe - 10,2 MB
Vlastní fitter pro řady XC9500 a XC9500XL.
5) Webpack_xpla_fitter.exe - 3 MB
Fitter pro řadu CoolRunner.
6) Webpack_programmer.exe - 7,7 MB
JTAG Programmer - programátor a tester CPLD obvodů. Je nutný paralelní kabel, jehož schéma je uvedeno ZDE. Obsahuje pár odporů a kondenzátorů a taky 2 integrované obvody 74HC125, což jsou 4x výkonové budiče sběrnic.
7) Webpack_xpla_programmer - 2 MB
Opět programátor, ale pro řadu CoolRunner. Používá taktéž paralelní kabel.
8) Princip programování CPLD odvodů
CPLD obvody se programují přes JTAG. Jedná se o konfiguraci přes 4 signály TCK (Test CLK) TMS (Test Mode Select) TDI (Test Data In) a TDO (Test Data Out). Lze s nimi provádět i testováni (Boundary Scan) atd. Výhodou je, že lze takhle programovat třeba 10 obvodů, které jsou propojené a nemusí se měnit zapojení. Do každého obvodu jdou TCK a TMS a potom TDO předcházejícího je TDI následujícího obvodu (obyčejný řetěz). JTAG Programmer toto velice pěkně graficky znázorňuje.
Jestliže se Vám nechce toto instalovat a máte už napsané a odsimulované zdrojáky ve VHDL, ABELu či Verilogu, mužete využít služby WebFITTER na webu Xilinxu. Zdrojem jsou vlastně zdrojáky v těchto jazycích nebo XNF ci EDIF fajlech. (obsahují popis obvodu; XNF mužete editovat (srozumitelnější), EDIF je na bázi tranzistorů) a potom již zmíněný UCF fajl s popisem padu. Na webu Xilinxu se to převede a vypíše Vám konfigurační JEDEC soubor (.JED), který se nahraje do obvodu přes JTAG Programmer. Tahle službička se opět týká pouze 9k řad a CoolRunneru a vyžaduje registraci. Nachazí se na http://www.xilinx.com/sxpresso/webfitter.htm
10) Závěr
Osobně si myslím, že se WebPACK povedl, mohlo to být o nějaký pátek dříve, ale nakonec jsme se dočkali. Jistě si svou podobností (viz. obrázek) Synáriu získá hodně nových zákazníků.
