Podle toho AFTER předpokládám, že jde o VHDL, ale možná se pletu. Pokud ano, tak AFTER je pro simulátor, syntéza ho ignoruje. Ostatně ten Xilinx nemá ani jak zpoždění realizovat. Takže zpozdit sginál se dá jen synchronizací s jiným signálem, pomocí klopného obvodu (D), podle situace je většinou potřeba KLO se vstupem CLOCK ENABLE.

Bádal