Jste zde

Hradlová pole pro 3.2 Gbps

Jan Robenek, 4. Březen 2009 - 0:00

Signálové procesory nebo rovnou FPGA? Lattice zvolil druhou možnost a zdá se, že skutečně má co oslavovat.

Rodina ECP3 tvoří v pořadí již třetí generaci stále populárnějších hradlových polí FPGA (Field Programmable Gate Array) společnosti Lattice Semiconductor. 65 nm obvody využívají vysokorychlostní, 3.2 Gbps bloky SERDES (Serializer / Deserializer), nabízí rozhraní pro paměti DDR3, výkonné funkce známé z DSP, vysokou hustotu zabudované on-chip paměti a celkem až 149 K LUT, to vše při výrazně nižším výkonovém zatížení ve srovnání s konkurenčními SERDES poli FPGA.

Řada FPGA ECP3

Základní vlastnosti:

FPGA s minimální spotřebou

65 nm proces
Až o 80 % nižší statický příkon a poloviční celková spotřeba ve srovnání s konkurencí
Méně než 100 mW na jeden kanál SERDES (3.2 Gbps)

Celková spotřeba ve srovnání s konkurencí

Optimalizovaná FPGA architektura

Struktura LUT (look-up table) se čtyřmi vstupy
17 K až 149 K LUT
Až 6.8 Mbit EBR (Embedded Block RAM)
2 DLL, resp. 2 až 10 PLL na jeden obvod

Blokový diagram

Kaskádní sysDSP(TM) s ALU

Násobení, akumulace, sčítání, odčítání
Adder Trees a MMAC
54bitová ALU
24 až 320 násobiček (18 x 18)

Architektura Dual Slice

Progresivní konfigurace

Paralelní burst mód pro SPI Flash
Automatický multi – boot
Zabudované 128bitové dešifrování (AES)
Technologie TransFR(TM)

Vysokorychlostní SERDES

Až 16 kanálů (3.2 Gbps)
Rychlost přenosu dat 250 Mbps až 3.2 Gbps
IEEE802.3-2002 XAUI
Mixed Protocol a Mixed Rate
PCI Express, Ethernet (GbE, XAUI, & SGMII), SMPTE, Serial Rapid I/O, CPRI a OBSAI